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T89C51CC01

Rev. D – 17-Dec-01

19.4.6 External Data Memory

Read Cycle

19.4.7 Serial Port Timing -

Shift Register Mode

Table 101. Symbol Description (F= 40 MHz)

Table 102. AC Parameters for a Fix Clock (F= 40 MHz)

ALE

PSEN

PORT 0

PORT 2

A0-A7 DATA IN

ADDRESS

OR SFR-P2

AVWL

LLWL

RLAZ

ADDRESS A8-A15 OR SFR P2

RHDZ

WHLH

RLRH

LLDV

RHDX

LLAX

AVDV

Symbol Parameter

XLXL

Serial port clock cycle time

QVHX

Output data set-up to clock rising edge

XHQX

Output data hold after clock rising edge

XHDX

Input data hold after clock rising edge

XHDV

Clock rising edge to input data valid

Symbol

Min Max

Units

XLXL

300 ns

QVHX

200 ns

XHQX

30 ns

XHDX

0ns

XHDV

117 ns

1 2 ... 136 137 138 139 140 141 142 143 144 145 146 147 148 149

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